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Logic Synthesis and SOC Prototyping

RTL Design using VHDL

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Éditeur :

Springer


Paru le : 2020-01-03



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Description


This book describes RTL design, synthesis, and timing closure strategies for SOC blocks. It covers high-level RTL design scenarios and challenges for SOC design. The book gives practical information on the issues in SOC and ASIC prototyping using modern high-density FPGAs. The book covers SOC performance improvement techniques, testing, and system-level verification. The book also describes the modern Xilinx FPGA architecture and their use in SOC prototyping. The book covers the Synopsys DC, PT commands, and use of them to constraint and to optimize SOC design. The contents of this book will be of use to students, professionals, and hobbyists alike.
Pages
251 pages
Collection
n.c
Parution
2020-01-03
Marque
Springer
EAN papier
9789811513138
EAN PDF
9789811513145
Informations sur l'ebook
Nombre pages copiables
2
Nombre pages imprimables
25
Taille du fichier
8581 Ko
Ce livre est accessible aux handicaps Voir les informations sur l'accessibilité
Prix
89,66 €
EAN EPUB
9789811513145
Informations sur l'ebook
Nombre pages copiables
2
Nombre pages imprimables
25
Taille du fichier
20572 Ko
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Prix
89,66 €

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