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ASIC Design and Synthesis

RTL Design Using Verilog

de

Éditeur :

Springer


Paru le : 2021-01-06



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Description
This book describes simple to complex ASIC design practical scenarios using Verilog. It builds a story from the basic fundamentals of ASIC designs to advanced RTL design concepts using Verilog. Looking at current trends of miniaturization, the contents provide practical information on the issues in ASIC design and synthesis using Synopsys DC and their solution. The book explains how to write efficient RTL using Verilog and how to improve design performance. It also covers architecture design strategies, multiple clock domain designs, low-power design techniques, DFT, pre-layout STA and the overall ASIC design flow with case studies. The contents of this book will be useful to practicing hardware engineers, students, and hobbyists looking to learn about ASIC design and synthesis.
Pages
330 pages
Collection
n.c
Parution
2021-01-06
Marque
Springer
EAN papier
9789813346413
EAN PDF
9789813346420
Informations sur l'ebook
Nombre pages copiables
3
Nombre pages imprimables
33
Taille du fichier
16302 Ko
Ce livre est accessible aux handicaps Voir les informations sur l'accessibilité
Prix
137,14 €
EAN EPUB
9789813346420
Informations sur l'ebook
Nombre pages copiables
3
Nombre pages imprimables
33
Taille du fichier
49644 Ko
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Prix
137,14 €

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