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Advanced HDL Synthesis and SOC Prototyping

RTL Design Using Verilog

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Éditeur :

Springer


Paru le : 2018-12-15



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Description
This book describes RTL design using Verilog, synthesis and timing closure for System On Chip (SOC) design blocks. It covers the complex RTL design scenarios and challenges for SOC designs and provides practical information on performance improvements in SOC, as well as Application Specific Integrated Circuit (ASIC) designs. Prototyping using modern high density Field Programmable Gate Arrays (FPGAs) is discussed in this book with the practical examples and case studies. The book discusses SOC design, performance improvement techniques, testing and system level verification, while also describing the modern Intel FPGA/XILINX FPGA architectures and their use in SOC prototyping. Further, the book covers the Synopsys Design Compiler (DC) and Prime Time (PT) commands, and how they can be used to optimize complex ASIC/SOC designs. The contents of this book will be useful to students and professionals alike.
Pages
307 pages
Collection
n.c
Parution
2018-12-15
Marque
Springer
EAN papier
9789811087752
EAN PDF
9789811087769
Informations sur l'ebook
Nombre pages copiables
3
Nombre pages imprimables
30
Taille du fichier
18708 Ko
Ce livre est accessible aux handicaps Voir les informations sur l'accessibilité
Prix
168,79 €
EAN EPUB
9789811087769
Informations sur l'ebook
Nombre pages copiables
3
Nombre pages imprimables
30
Taille du fichier
43182 Ko
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Prix
168,79 €

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